认识SPI总线的时序：它是什么？
在串行外设接口（SPI）总线通信中，时序是确保数据准确无误传输的关键。SPI是一种同步串行通信协议，这意味着通信双方（一个主设备Master和一个或多个从设备Slave）的数据传输是由一个共享的时钟信号（SCK）来同步的。SPI时序，简单来说，就是描述数据信号（MOSI和MISO）相对于时钟信号（SCK）的边沿何时有效、何时变化、何时被采样（读取）的时间关系。
理解SPI时序，需要关注几个核心信号：
- SCK (Serial Clock): 主设备生成，用于同步数据传输的脉冲信号。它的频率决定了通信速度。
- MOSI (Master Out, Slave In): 主设备向从设备发送数据的信号线。
- MISO (Master In, Slave Out): 从设备向主设备发送数据的信号线。
- SS (Slave Select) 或 CS (Chip Select): 主设备用于选择特定从设备的信号线。通常是低电平有效。
SPI时序的细节之处在于，数据信号（MOSI/MISO）并非随意在SCK周期内变化，而必须遵循严格的时间要求，确保接收方能在正确的时间窗口内稳定地读取数据。
为何精确的SPI时序如此重要？
为什么我们要如此关注SPI的时序细节？原因很简单：如果时序不匹配，数据传输就会出错。
- 确保数据有效性： 发送方必须在时钟边沿到来之前足够长的时间（建立时间，Setup Time）将数据稳定在信号线上，并在时钟边沿到来之后保持足够长的时间（保持时间，Hold Time）。接收方则需要在时钟边沿到来时，数据信号处于稳定状态。如果这些时间要求不满足，接收方可能会读到不确定的信号电平，导致数据错误。
- 同步的关键： 时钟信号是同步脉冲。主设备通过SCK告诉从设备“现在可以发送/接收一个位了”。时序规则定义了这个“现在”具体是时钟的哪个边沿（上升沿还是下降沿），以及在这个边沿时，数据是应该准备好被读，还是刚刚输出。主从设备必须对这个同步规则有共同的理解，否则就会“鸡同鸭讲”。
- 兼容性要求： 不同的SPI设备，特别是不同制造商或不同型号的设备，可能在出厂时配置了不同的默认SPI时序模式。为了让主设备能与特定的从设备正常通信，主设备的SPI接口必须配置成与从设备期望的时序模式相匹配。
简而言之，精确的SPI时序是SPI通信可靠性的基石。一旦时序出现问题，轻则数据传输错误，重则通信完全失效。
核心要素：时钟极性(CPOL)与时钟相位(CPHA)是什么？
CPOL (Clock Polarity) 和 CPHA (Clock Phase) 是定义SPI四种主要时序模式的两个关键参数。它们决定了SCK信号的空闲状态以及数据相对于SCK边沿的采样时机。
时钟极性 (CPOL)
CPOL决定了SCK信号在不传输数据时的电平状态，也就是SCK的空闲状态。
- CPOL = 0: SCK在空闲时为低电平。数据传输开始时，SCK从低电平跳变为高电平。
- CPOL = 1: SCK在空闲时为高电平。数据传输开始时，SCK从高电平跳变为低电平。
时钟相位 (CPHA)
CPHA决定了数据在SCK的哪个边沿上被采样（接收方读取）和变化（发送方输出）。一个SCK周期有两个边沿（一个上升沿和一个下降沿）。
- CPHA = 0: 数据在SCK的第一个时钟边沿（对于CPOL=0是上升沿，对于CPOL=1是下降沿）被采样。数据在紧接着的SCK第二个时钟边沿（对于CPOL=0是下降沿，对于CPOL=1是上升沿）输出变化（为下一个位做准备）。
- CPHA = 1: 数据在SCK的第二个时钟边沿（对于CPOL=0是下降沿，对于CPOL=1是上升沿）被采样。数据在SCK的第一个时钟边沿（对于CPOL=0是上升沿，对于CPOL=1是下降沿）输出变化（为当前位做准备）。
CPOL与CPHA组合出的四种SPI模式
CPOL和CPHA的组合产生了四种标准的SPI时序模式（有时也称为模式0、1、2、3）：
- 模式 0 (CPOL=0, CPHA=0):
- SCK空闲为低电平。
- 数据在SCK的上升沿被采样（读取）。
- 数据在SCK的下降沿输出变化。
- 模式 1 (CPOL=0, CPHA=1):
- SCK空闲为低电平。
- 数据在SCK的下降沿被采样（读取）。
- 数据在SCK的上升沿输出变化。
- 模式 2 (CPOL=1, CPHA=0):
- SCK空闲为高电平。
- 数据在SCK的下降沿被采样（读取）。
- 数据在SCK的上升沿输出变化。
- 模式 3 (CPOL=1, CPHA=1):
- SCK空闲为高电平。
- 数据在SCK的上升沿被采样（读取）。
- 数据在SCK的下降沿输出变化。
主设备和从设备必须被配置成相同的SPI模式才能正常通信。设备的数据手册通常会明确说明它支持哪种或哪几种SPI模式。
哪里设置和检查SPI时序？
SPI时序的配置主要发生在主设备端，因为主设备控制SCK和SS信号。从设备则需要被设计或配置成能够响应主设备的特定时序模式。
- 在微控制器或处理器的硬件外设寄存器中： 大多数现代微控制器都内置了SPI外设。这些外设通常有控制寄存器，其中包含用于设置CPOL、CPHA、时钟分频系数（决定SCK频率）、数据位顺序（MSB first or LSB first）等的位。开发者通过编程这些寄存器来配置主设备的SPI时序。
- 在从设备的数据手册中： 要知道应该将主设备配置成哪种模式，必须查阅从设备的数据手册。数据手册会说明从设备兼容的SPI模式，有时还会提供详细的时序图，列出各种关键的时序参数（如建立时间、保持时间、时钟到输出延迟等）。
- 在FPGA或ASIC的设计中： 如果SPI接口是通过硬件描述语言（如Verilog或VHDL）在FPGA或ASIC中实现的，那么时序逻辑（何时采样、何时变化）是直接在代码中描述的。
- 通过示波器或逻辑分析仪检查： 当通信出现问题时，可以使用示波器或逻辑分析仪来捕捉SCK、MOSI、MISO、SS信号的波形。通过观察这些信号的相对时序，可以验证实际的时序是否符合预期（例如，数据是否在采样边沿到来前已经稳定）。这是调试SPI时序问题的最重要手段。
关键时序参数有多少？如何理解它们？
除了CPOL和CPHA定义的大框架，数据手册还会列出一系列具体的时序参数，这些参数是以纳秒（ns）为单位的时间间隔，描述了信号变化之间的最小或最大时间要求。理解这些参数对于在高速度下稳定通信至关重要。
主设备输出/从设备输入的关键时序：
- 建立时间 (Setup Time, Tsu): 数据信号（MOSI）在SCK有效采样边沿到来之前必须保持稳定的最短时间。如果数据在这个时间内还没有稳定到正确的电平，接收方的寄存器可能无法正确捕获该数据位。
- 保持时间 (Hold Time, Thd): 数据信号（MOSI）在SCK有效采样边沿到来之后必须继续保持稳定的最短时间。这确保了接收方的寄存器有足够的时间来锁存数据。
- SS有效到SCK第一个边沿延迟 (t_SCL_SS): 从SS信号变为有效（通常是下降沿）到第一个SCK边沿开始的最短时间。有些设备要求SS在时钟开始前提前一段时间有效。
- 最后一个SCK边沿到SS无效延迟 (t_SCD_SS): 最后一个SCK边沿结束到SS信号变为无效（通常是上升沿）的最短或最长时间。有些设备要求在SCK停止后SS保持有效一段时间。
从设备输出/主设备输入的关键时序：
- 时钟到输出延迟 (Clock-to-Output Delay, Tco): 从SCK的特定边沿（根据CPHA决定是第一个还是第二个边沿）到来，到从设备上的MISO信号有效变化并稳定输出的时间。主设备需要在这个延迟之后才能可靠地采样MISO信号。
- 数据有效时间 (Data Valid Time, Tvd): 与Tco类似，是从设备SCK输入到MISO输出有效所需的最大时间。主设备需要确保其SCK频率足够低，以便在采样MISO的SCK边沿到来时，从设备的MISO信号已经稳定有效。
其他时序参数：
- SCK高电平/低电平脉冲宽度 (t_high, t_low): SCK信号处于高电平或低电平的最短时间。这定义了SCK波形的对称性要求。
- SCK频率 (f_SCK): 每秒钟SCK周期数。这是最重要的速度参数，但实际的最大频率受限于上述所有时序参数以及信号完整性。
主设备（作为时钟的提供者和数据采样者）必须确保其产生的SCK、MOSI、SS信号满足从设备输入的建立时间、保持时间、SS相关延迟要求。同时，主设备必须在其采样MISO信号的SCK边沿处，等待从设备输出的MISO信号满足其时钟到输出延迟和数据有效时间要求。如果这些时间窗重叠不足或完全不重叠，就会发生时序违规，导致通信失败。
如何选择和配置正确的SPI时序模式？
选择和配置SPI时序模式的流程相对直接：
- 查阅从设备数据手册： 这是最关键的第一步。从设备的数据手册会明确列出它支持的SPI模式（CPOL和CPHA组合）。这是唯一的“真相来源”。
- 主设备与从设备协商（逻辑上的）： 主设备和从设备必须使用完全相同的模式。由于主设备通常是系统中更灵活的一方（可以通过软件配置），所以通常是主设备去匹配从设备的模式要求。
- 在主设备上配置SPI外设寄存器：
- 根据数据手册确定的CPOL值，设置SPI控制寄存器中对应的CPOL位。
- 根据数据手册确定的CPHA值，设置SPI控制寄存器中对应的CPHA位。
- 根据需要的通信速度和主设备时钟源，配置时钟分频寄存器，使得产生的SCK频率在从设备支持的范围内。数据手册会给出从设备支持的最大SCK频率。
- 配置其他相关参数，如数据位顺序（通常是MSB在前，但需确认）。
- 验证配置： 完成配置后，最好进行简单的读/写操作来验证通信是否正常。如果出现问题，可能需要进入调试阶段。
如何调试和验证SPI时序问题？
当SPI通信不如预期时，时序问题往往是首要怀疑对象之一。调试时序问题的“怎么做”流程通常包括：
- 软件层面检查：
- 双重确认主设备SPI外设的CPOL和CPHA寄存器值是否正确设置为从设备要求的模式。
- 检查SCK频率设置是否在从设备规定的最大频率范围内。
- 确认SS信号是否在整个传输过程中正确地被拉低选中从设备，并在传输完成后拉高释放。
- 检查数据发送和接收的逻辑是否有误，例如是否在正确的时间点启动传输或读取数据寄存器。
- 硬件层面验证（使用示波器或逻辑分析仪）： 这是最直观也是最有力的手段。
- 连接探头： 将示波器或逻辑分析仪的探头连接到SCK、MOSI、MISO、SS信号线上（如果设备允许）。
- 捕捉波形： 触发捕捉一次完整的SPI传输（从SS变有效到变无效）。
- 分析波形：
- 检查CPOL和CPHA： 观察SCK在SS有效前的空闲电平（CPOL）以及数据（MOSI/MISO）相对于SCK上升沿和下降沿的变化和采样位置（CPHA），看是否符合配置的模式和数据手册的时序图。
- 验证时序参数： 仔细测量关键的时间间隔，如MOSI在采样边沿前的建立时间、采样边沿后的保持时间、从设备MISO输出相对于SCK边沿的延迟等。对比这些测量值与从设备数据手册中规定的最小/最大时间要求。
- 检查SCK频率和脉冲宽度： 测量SCK周期和高/低电平时间，确保频率在限制内且波形符合要求。
- 检查SS信号： 确认SS信号在传输期间保持有效，以及它相对于SCK的边沿时序是否满足要求。
- 调整配置或硬件： 根据波形分析结果，可能需要：
- 修改主设备的CPOL/CPHA配置。
- 降低SCK频率，给信号留出更多建立/保持时间余量。
- 检查硬件连接是否存在信号完整性问题（如阻抗不匹配、过长的走线、串扰等），这些问题在高频时尤其容易导致波形失真和时序违规。
- 在必要时，考虑增加缓冲器或改进布线。
调试SPI时序是一个循序渐进的过程，需要结合软件配置、数据手册的时序图和实际测量的波形来进行分析。特别是示波器或逻辑分析仪，是解决复杂时序问题的必备工具。
注意： 信号的实际时序还会受到温度、电压、工艺偏差、PCB走线特性（长度、阻抗、串扰、电容、电感）等多种因素的影响。数据手册中的时序参数通常是在特定条件（如推荐电压和温度）下给出的保证值。在系统设计时，需要考虑这些因素对时序裕量的影响。特别是在高速SPI通信时，PCB布线对信号完整性和时序的影响会变得非常显著。
